Digital goes Analog – Ein FPGA als Hochgeschwindigkeits-ADC
Zuerst stellte Lukas Leuenberger seine ADC-Implementation auf einem Field Programmable Gate Array (FPGA) vor. Das Prinzip des Rampen-ADC beruht auf einer Kapazität, die mittels Buffer auf- und entladen wird. Dabei wird die Zeit zwischen zwei Komparator-Schaltzeitpunkten gemessen, die beim Vergleich mit dem Eingangssignal entsteht. Anders als bei bisherigen Implementationen braucht der neue Ansatz keine zusätzlichen Bauteile ausserhalb des FPGA. Das externe C wird durch ein Eingangspad ersetzt und für den Vergleich der Signale wird ein interner LVDS-Komparator verwendet.
Die Zeit wird mittels eines Time-to-Digital-Converter (TDC) gemessen. Das IMES hat sich in der Vergangenheit einiges an Wissen in diesem Bereich aufgebaut. Mittels Tapped Delay Line (TDL), welche die Verzögerung der Carry-Chain ausnutzt ist es möglich, eine Flankenerkennung mit hoher zeitlicher Auflösung zu implementieren.
Lukas Leuenberger präsentierte verschiedene Methoden, um den Einfluss der Carry-Chain zu minimieren. Einerseits werden Flankenerkennungsfehler durch Clock-Einflüsse über sogenannte Bubble-Filter verringert. Zudem sind derzeit vier parallele Instanzen der Carry-Chain eingebaut. Zusätzliche Kalibrationen verringern den Einfluss weiter.
Mit dem neuen Ansatz von Lukas Leuenberger ist es möglich, mit 600 MS/s bei 7.0b ENOB (effective number of bits) oder 1.2GS/s bei 5.2b ENOB zu messen. Die aktuelle Implementation braucht beim verwendeten Ultrascale+ FPGA ca. 9% der Look-up Tables (LUT) und 7% der Flip-Flops (FF).
Schnelle A/D und D/A Wandler: was, wie, und warum
Im zweiten Teil der IMES Lecture gab Robert Reutemann einen Einblick in sein Fachgebiet. Ein Hauptgebiet seiner Firma Miromico IC AG ist die Implementierung von ADC. In seinem Vortrag erläuterte er, was High Speed ADC sind, warum sie benötigt werden und welche Möglichkeiten und Herausforderungen damit verbunden sind.
Die High Speed ADC von Robert Reutemann erreichen 10 bis 100+ GS/s und werden unter anderem in optischen und drahtlosen Systemen sowie Test- und Messsystemen eingesetzt. Heutzutage sind einfache Treiber und Empfängerschaltungen in Kommunikationssystemen nicht mehr ausreichend, da höhere Frequenzen stärker gedämpft werden und sich somit die Signale bei der Übertragung verändern. Die Lösung: High Speed ADC mit kleiner Auflösung, die dafür jedoch flexibel einsetzbar sind.
Um High Speed ADC zu erhalten, braucht es eine «interleaved» Struktur. Vereinfacht gesagt sampeln parallele ADC nacheinander das Signal, das schlussendlich digital wieder zusammengefügt wird. Die Teilnehmenden hatten die Gelegenheit, diese Struktur anhand von zwei ICs in 12mm FinFET Technologie der Firma Miromico IC näher kennenzulernen. Besonders spannend war dabei, welche Aspekte bei einem solchen Layout berücksichtigt werden müssen.
Zum Abschluss gab Robert Reutemann einen Einblick in die Herausforderungen hoher Samplingraten und erläuterte, wie diese durch verschiedene Korrekturmassnahmen reduziert werden können. Zudem bot er einen Ausblick auf potenzielle Anwendungsbereiche für High-Speed-ADC in der Zukunft und betonte, dass es in diesem Bereich noch viele weitere spannende Themen gibt.